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IC設計創意 (3443) 持續發展先進製程，與全球電子設計創新領導廠益華(Cadence Design Systems)( (US-CDNS) )宣布，創意在台積電16nm FinFET Plus(16FF+)製程上，採用Cadence Encounter數位設計實現系統，完成第一件高速運算ASIC的設計定案(tape-out)。

創意表示，結合16FF+製程的效能優勢，並採用Cadence數位解決方案，可讓這個ASIC的操作時序提升18%、功耗減少28%，在應用系統上更可達2倍效能。創意運用Encounter數位設計實現系統，解決16FF+的設計實現挑戰，包括雙重曝光和FinFET設計規則檢查(DRC)、時序和電流變異性，以及處理量要求。

創意總經理賴俊豪表示，創意須能及時將非常複雜的設計提交給客戶，Cadence的工具和團隊在這方面提供了充分的協助，在完成這首次16FF+產品設計定案前，創意也已經運用Cadence方案完成數個16nm測試晶片並且獲得非常好的量測結果，藉由Cadence與創意電子的合作，才能達成在3個月完成1.8億邏輯閘生產設計定案的目標。

Cadence數位暨簽核部門資深副總Anirudh Devgan表示，Encounter數位設計實現系統設計能為超過1億(100M+)instance高效能和低功耗設計提供最有效率的方法，Encounter系統已獲台積電運用於16FF+製程的認證